Руководство группой инженеров. Распределение задач планирование процесса разработки. Разработка Системы на Кристалле (FrontEnd) Верификация на блочном и системном уровне. Участие в разработке модулей на базе СнК Обеспечения процесса производственного тестирования ИС (DFT).

Руководство группой инженеров 5-10 человек. Ведение(сопровождение и обеспечение) полного цикла (RTL2GDS) маршрута проектирования ИС. Разработка RTL описания сложно функциональных блоков (вычислительных и интерфейсных) и их верификация и прототипирование на ПЛИС.Участие в разработке ЭКБ специального назначения в рамках ОКР.

Разработка логических блоков: блок DMA( контроллер Прямого доступа к памяти) для накристальной шины ОСР; Интегрировал в существующий блок контроллера DDRII памяти модуль( собственной разработки) ECC ( блок обнаружения и исправления ошибок на основе кодов Хэмминга). С конца 2012 года руководитель работ по ОКР по разработке сбоеустойчивой ИС типа Система на Кристалле на базе 32-битного процессорного ядра с MIPS подобной архитектурой и системой команд и набором интерфейсов ( SpaceWire, Manchester-II, SPI, UART, GPIO с контроллером PWM(ШИМ), контроллер внешнего асинхронного ОЗУ/ПЗУ). Проектирование ИС велось с использованием троированной логики на базе TMR-DFF ячеек по технологии 0.25 мкм КНИ (SOI). В мои задачи входила системная интеграция, ведение работ по верификации( включая работы по прототипированю ИС на FPGA Altera в составе отладочного модуля), создания констрэйнов для синтеза, формулирование подходов к троированию логического описания как на уровне RTL так и на уровне нетлиста. написание тестпланов, руководство группой инженеров front-end. Взаимодействие с группой инженеров back-end а так же постановка задач и формирования ТЗ для разработчиков заказных блоков ( блоков памяти КЭШ процессора, FIFO и блоки памяти для периферийных контроллеров, LVDS ячейки IO). В конце 2015 года ОКР был успешно завершен, полученная партия микросхем прошла ГОС испытания, и встала на серийное производство. С середины 2015 года также являюсь руководителем работ по созданию 32-битного микроконтроллера, на данный момент создана полнофункциональная логическая модель (уровня RTL) макетного образца изделия.

Работа по контракту на КБ НАВИС. Интеграция Систем на кристалле на базе процессоров ARM (TDMI7S, ARM946), выполняющих функцию приемников навигационного сигнала GPS/ГЛОНАСС. Разработка RTL-моделей блоков. Адаптация RTL-моделей готовых IP блоков под внутреннюю структуру БИС. Организация системы логического тестирования СБИС на этапе логического проектирования и после разводки (с экстрагированными временными задержками). Макетирование разрабатываемых БИС на ПЛИС Xilinx. Написание скриптов для синтеза и статического анализа СБИС. 4 законченных проекта СБИС, доведены до производства.

Руководство группой разработчиков.(4-5 инженера по схемотехнике, верификакци ИС). Работа по контракту на фирму Pixelworks Inc, Equator Tech. Разработка RTL-моделей блоков: Унифицированный DMA-контроллер на шине OCP для использования DSP блоками и аудио/видео интерфейсами на внутрикристальной шине SOC(СнК) (Модель и спецификация). Отладочный блок прямого доступа к адресному пространству SOC(СнК) через внешний интерфейс I2C (Модель и спецификация). Разработка физического интерфейса (PHY) для DDR2 контроллера (DDR2-533). Адаптация RTL-модели DDR2-контроллера под внутрикристальную шину SOC, написание скриптов для синтеза и timing driven place&route. Написание скриптов под PrimeTime, для оценки соответствия временных характеристик контроллера DDR2, получившихся после разводки, со спецификацией JEDEC на DDR2-533. Разработка RTL модели motion compensation and de-blocking устройства для декодера H.264. ( устройство компенсации потерь качества изображения быстро движущихся объектов)

Руководство группой разработчиков. (4-5 инженера по схемотехнике, топологическому проектированию ИС) Написание синтезируемых логических моделей блоков, уровня регистровых передач (RTL) на языке Verilog, входящих в состав БИС, . Логический cинтез БИС. Макетирование разрабатываемых БИС на ПЛИС Altera. Верификация принципиальных схем в базисе элементов библиотек (netlist) Разработан системный контроллер для RISС-процессора (аналог IDT R3081). Проект доведен до мелкосерийного производства БИС. В состав БИС входили: контроллер PCI (slave, master, arbiter), контроллеры статической памяти, динамической памяти, контроллер NOR-FLASH, контролеры UART, таймеры (включая сторожевые). Разработаны ИС параллельно-последовательного FIFO 4Kx9 и 2Kx9. Участие в разработке БИС контроллера Std-1553B (Канала Манчестера) на шине PCI. Осуществлялась верификация логической модели, синтез, верификация нетлиста с реальными задержками после разводки.

Проектирование топологии БИС микропроцессорного комплекта ( MIPS архитектура аналог IDT R3000/R3010), выполнение всего цикла процедур BackEnd (LVS, DRC, RC-extraction)

Разработка модулей центрального процессора и периферии для встраиваемых приложений на базе RISC-процессоров R3000/3010, R3081 в конструктиве VME 6U, PC104+. Проектирование схемотехники и печатных плат.